現狀問題：
由於集成電路設計的複雜性越來越高,設計團隊越來越巨大，導致很多問題：

• 不同工程師間的協作溝通問題
• 異地協作溝通問題
• 數據混亂問題
• 設計數據巨大化問題
• 版本控製以及老版本複用問題
• 這些問題最終導致設計周期的延遲，以及tape out數據版本出現問題

解決方案：
Cliosoft針對集成電路設計現狀，提出與現有EDA工具無縫連接的一係列解決方案，保證本地/異地工程師之間實時協同以及高效的項目管理，版本控製，保證最終設計數據的安全性,從而保證Tape out數據正確，提高設計團隊的工作效率.縮短產品研發周期.
SOS：實現多時區直接設計數據協同合作，不同工程師之間數據協同合作，版本管理，版本控製，版本比對，工作區管理，發布設計版本數據等1.項目管理功能。

模塊：

• SOS Virtuoso EE：與Cadence公司的Virtuoso全定製設計平台完全無縫連接的項目管理，可以圖形化對比電路圖與版圖之不同              
• SOS Laker：與Synopsys公司的Laker設計平台完全無縫連接的項目管理
• SOS CC：與Synopsys公司CustomDesigner的全定製設計平台完全無縫連接的項目管理
• SOS Pyxis：與Mentor公司的Pyxis設計平台完全無縫連接的項目管理
• SOS ADS: 與Keysight公司的ADS射頻設計平台完全無縫連接的項目管理
• SOS ADS: 與Keysight公司的ADS射頻設計平台完全無縫連接的項目管理
• SOS for Tanner：與Mentor公司的Tanner設計平台完全無縫連接的項目管理
• SOS Matlab: 與Mathworks公司的Matlab設計平台完全無縫連接的項目管理
• SOS Digital: 支持數字IC設計數據的項目管理，可以讀取轉移SVN配置

應用領域：
IC設計服務業
半導體廠設計服務部門
需要異地開發合作的IC設計部門
大型IC設計團隊需要合作的設計部門

產品特色及優勢：

• 版本管理及控製：

 完整接口的版本控製工具，具有Dynamic link及Smart Cache強大功能；
 提供Ascii、Verilog,VHDL,Schematic（cadence），Layout（cadence）格式文件不同版本比對，不同文件比對功能；
可以完整的獲得所有使用者檔案修改，增減，開啟等記錄；                                         

單鍵標注（Tag）整個工作目錄下所使用的版本；
資料庫快照（Snapshot）設置及查找；

• 任一版本的調用；

設計協作：
提供異地合作功能；
改善工程師之間的協同問題；
數據共享；

• 安全控製：

可以任意任務分組，控製組員可讀寫之目錄及檔案；
授權等完整的安全控製機製；
軟件集成以及硬件資源合理應用：
提供命令模式，易於與EDA工具整合；
與Cadence DFii，Synopsys Laker/CustomDesigner，Mentor Pyxis/Tanner，Kesight ADS無縫結合；
可以節省硬件的支出，讓係統管理員更有效的控製資料的管理與儲存；
對於硬件和軟件的設計資源，設計者可以更有效的取得及應用；

• 易用性：

簡易的操作界麵，無需管理員，工程師一小時上手；
內建Bug Tracking功能，可通知同組夥伴所需修改之錯誤；
提供豐富的管理工具及Trigger功能；實時追蹤設計變化；
最終提供精確的Tapeout數據。

 SOS安裝包下載地址：sos_7.05.p9_linux64.tar